1.1.1 地电位的物理本质#

• 理想地： $V_{ground} = 0V$ (恒定)
• 实际地： $V_{ground} = I_{return} \times Z_{ground} + V_{induced}$

在 PCB 层面，其等效误差模型为：

$V_{error} = I_{return} \cdot Z_{ground} + L\frac{dI}{dt}$

其中：

• $I_{return}$：回流电流
• $Z_{ground}$：地阻抗（包含电阻与电感成分）
• $L\frac{dI}{dt}$：地电感引起的瞬态电压

1.1.2 实际工程数据#

这意味着：

• 地电流越大 → 噪声越大
• 地阻抗越高 → 噪声越大
• 高频分量越丰富 → 电感效应越显著

1.1.3 单端系统的根本缺陷#

单端系统本质上无法抑制与地相关的噪声。

这包括：

• 地弹（Ground Bounce）
• 共模干扰耦合
• 电源回流噪声
• 外部电磁场感应

1.2.1 理想传输特性#

其理想输出为：

$V_{out} = G(V^+ - V^-) + V_{ref}$

其中增益G由外部电阻设定：

$G = 1 + \frac{2R_f}{R_g}$

1.2.2 工程实际的偏差#

但工程实际中，以下因素导致性能下降：

1.2.3 共模信号路径分析#

1
Vcm → INA 输入级 → 增益级 → 单端输出 → ADC
2
         ↓              ↓           ↓
3
      部分抑制       进一步衰减    完全暴露

即：共模并未被消除，只是被衰减

在高频段，由于寄生电容的不对称，CMRR 会显著下降：

$CMRR(f) = CMRR_{DC} - 20\log_{10}\left(\frac{f}{f_c}\right)$

其中 $f_c$ 通常为 10kHz-100kHz。

1.3.1 核心架构变化#

1.3.2 系统对称性的核心地位#

全差分系统的根本目标转变为：避免共模信号转化为差模信号

这需要：

• 器件对称：匹配电阻、电容容差 ≤ 0.1%
• 布局对称：差分走线长度差 ≤ 5mil
• 回流对称：地平面完整无分割

1.3.3 伪差分系统的折中方案#

对于某些应用，伪差分（Pseudo-Differential）并不是“低配差分”，而是一种以参考端为核心的单端采样架构。其本质是：

• 真差分：$V^+ = Signal^+$, $V^- = Signal^-$
• 伪差分：$V^+ = Signal$, $V^- = V_{REF\_AIN}$

其中负端不承载独立信号，而承载一个必须足够安静、足够低阻、足够稳定的参考节点。也就是说，伪差分系统的核心不再是“信号对称性”，而是“信号端与参考端的动态匹配程度”。

1.3.3.1 伪差分的工程本质#

伪差分 ADC 的输出可以写为：

$Code \propto \frac{V_{IN} - V_{REF\_AIN}}{V_{REF\_ADC}}$

因此系统误差同时由三部分决定：

1. 信号路径误差：$V_{IN}$ 的增益、噪声、失调、带宽
2. 参考输入误差：$V_{REF\_AIN}$ 的噪声、阻抗、瞬态扰动
3. 转换参考误差：$V_{REF\_ADC}$ 的绝对精度与动态稳定性

很多工程师只关注第 1 项，而忽略第 2 项。对伪差分系统而言，这是最常见的认知错误。

1.3.3.2 伪差分为何容易“看起来没问题，实测一塌糊涂”#

伪差分结构常见问题包括：

• 参考端阻抗过高：采样瞬间负端节点被拉动，导致等效输入误差
• 参考端 RC 与信号端 RC 不匹配：形成动态失衡，采样瞬间把共模误差转成差模误差
• 参考源噪声直接进码：负端是信号链的一部分，不是“理想 0V”
• 布线不对称：尤其在高分辨率 SAR 系统中，负端寄生与正端不匹配会显著恶化线性

从工程经验看，16 位以上的伪差分系统如果没有对参考输入端单独建模，最终性能通常会低于纸面预期。

1.3.3.3 伪差分适用场景#

• 单端传感器输出，但 ADC 仅提供伪差分输入模式
• 需要利用 ADC 内部共模工作点或基准偏置
• 成本、功耗、通道数约束下，无法使用 FDA 做完整差分驱动
• 带宽较低、共模环境相对干净的精密测量系统

1.3.3.4 伪差分不适用场景#

• 强共模干扰环境
• 远距离传输信号直接进 ADC
• 高速高分辨率 SAR 前端
• 负端参考无法提供低噪声、低阻抗缓冲的系统

1.3.3.5 伪差分设计的硬性准则#

1. 负端参考必须视为“第二输入通道”来设计
2. 正负端 RC 时间常数应尽量匹配，而不是只在正端加滤波
3. 参考端驱动器的输出阻抗必须足够低，且在采样带宽内稳定
4. 若 ADC 数据手册建议 AIN+ 与 AIN- 对称 RC，优先按对称方式实现
5. 超过 16 位目标精度时，优先考虑全差分驱动而非伪差分硬顶

2.1.1 按应用领域分类#

2.1.2 按输入级技术分类#

2.2.1 输入失调电压 ($V_{os}$)#

定义：当输入端电压差为零时，为使输出电压为零需在输入端施加的差分电压。

误差影响： $V_{out\_error} = V_{os} \times G$

2026 年精密运放水平：

温漂影响： $\Delta V_{os} = TC_{Vos} \times \Delta T$ 对于 $TC_{Vos} = 0.1\mu V/°C$，温度变化 50°C 时： $\Delta V_{os} = 5\mu V$

2.2.2 输入偏置电流 ($I_b$)#

定义：流入运放输入端的直流电流。

误差影响（高源阻抗应用）： $V_{error} = I_b \times R_{source}$

选型指南：

2.2.3 失调电压与偏置电流的温漂特性#

温漂（Temperature Drift）往往比绝对值更重要，因其难以通过系统校准消除。

典型温漂行为：

• 双极型：$I_b$ 随温度指数上升（每 10°C 翻倍）
• CMOS/JFET：$I_b$ 每 10°C 增加约 2-3 倍
• 零漂移：$V_{os}$ 温漂 < 0.05μV/°C

2.3.1 增益带宽积 (GBW)#

定义：开环增益降至 1 (0dB) 时的频率。

闭环带宽： $BW_{CL} \approx \frac{GBW}{G}$

设计要求：

• 精密应用：$BW_{CL} \ge 10 \times$ 信号频率
• ADC 驱动：$BW_{CL} \ge 5 \times$ ADC 采样率

GBW 选择指南：

2.3.2 压摆率 (Slew Rate)#

定义：输出电压的最大变化速率，单位 V/μs。

全功率带宽： $FPBW = \frac{SR}{2\pi V_{p}}$

最小 SR 要求： $SR_{min} = 2\pi f_{max} V_{p-p}$

示例：对于 1MHz、5Vpp 信号： $SR_{min} = 2\pi \times 1MHz \times 5V \approx 31.4 V/\mu s$

工程裕量：推荐 $SR_{actual} \ge 2 \times SR_{min}$。

2.3.3 噪声性能#

电压噪声密度 ($e_n$)：典型值 1-20 nV/√Hz。

电流噪声密度 ($i_n$)：典型值 0.1-10 pA/√Hz。

总输入参考噪声： $E_{n,in} = \sqrt{e_n^2 + (i_n \times R_s)^2}$

噪声匹配准则：

• $R_s < e_n/i_n$：电压噪声主导
• $R_s > e_n/i_n$：电流噪声主导
• $R_s = e_n/i_n$：最佳噪声匹配

2.3.4 谐波失真 (THD)#

关键影响因素：

• 输出摆幅：接近电源轨时失真增加
• 频率：每 10 倍频程恶化 20dB
• 负载：阻性负载优于容性负载

低失真设计准则：

• 保持输出摆幅 < 80% 电源轨
• 信号频率 < 0.1 × GBW/G
• 使用反馈电容补偿

3.1.1 核心技术要素#

• 过采样率 (OSR)：$f_s = OSR \times 2f_{BW}$
• 噪声传递函数 (NTF)：$NTF(z) = (1-z^{-1})^L$
• 信噪比 (SNR)：$SNR = 6.02N + 1.76 + 10\log_{10}(OSR)$

3.1.2 调制器阶数与性能#

3.2.1 滤波器类型对比#

3.2.2 建立时间与分辨率#

SINC3 滤波器建立时间： $t_{settle} = \frac{3}{f_{mod}} \times OSR$

典型值：

• OSR = 128，$f_{mod} = 10MHz$ → $t_{settle} = 38.4\mu s$
• 有效输出速率 = $f_{mod} / (OSR \times 3)$ ≈ 26kHz

3.2.3 数字滤波器选择指南#

3.3.1 驱动器关键参数#

Σ-Δ ADC 驱动不同于 SAR ADC：

• 输入电流连续而非脉冲
• 对建立时间要求宽松
• 对带宽要求低（过采样特性）

关键参数要求：

• GBW：≥ 10 × 信号带宽（非采样率）
• 输出阻抗：< 100Ω（稳定驱动）
• 噪声：低于 ADC 噪声的 1/3

3.3.2 RC 滤波器设计#

对于 Σ-Δ，RC 滤波器并不承担 SAR 那种“瞬时大电流充电库”的角色，其更重要的功能是：

1. 抗混叠（限制调制器带外能量进入）
2. 限制宽带噪声，避免无意义噪声被数字滤波器积分
3. 隔离运放输出与 ADC 输入电容/调制器开关行为
4. 在伪差分系统中保证正负输入的动态常数一致

设计准则： $f_{RC} \approx (2 \sim 5) \times f_{BW}$

但这只是第一步。真正工程设计至少还要验证以下四件事：

• 运放在该 RC 负载下的相位裕量是否足够
• 正负两路 RC 是否严格匹配
• 参考端 RC 是否与信号端处于同一量级
• 数字滤波器建立时间与模拟前端极点是否产生额外响应尾巴

3.3.2.1 Σ-Δ 前端 RC 与 SAR 前端 RC 的本质区别#

3.3.2.2 Σ-Δ 伪差分 RC 的推荐实现#

对于伪差分 Σ-Δ，推荐结构不是单端一颗 RC，而是：

1
Signal ─ R1 ─┬─ AIN+
2
             |
3
             C1
4
             |
5
            AGND / VCM
6

7
VREF_AIN ─ R2 ─┬─ AIN-
8
               |
9
               C2
10
               |
11
              AGND / VCM

并满足：

• $R1 \approx R2$
• $C1 \approx C2$
• 布局长度与参考地回流路径尽量一致

若只在正端加 RC 而负端直连参考，系统在低频下可能还能工作，但在输入电流波动、温漂与高频噪声存在时，动态失衡会快速恶化。

典型设计：

• 信号带宽 = 1KHz
• $f_{RC}$ = 5KHz
• R = 1kΩ，C = 31.8nF
• 若为伪差分，则正端与参考端都使用同值 RC

3.4.1 选型决策矩阵#

4.2.1 采样过程物理描述#

ADC 采样时刻，采样电容 $C_{sample}$ 连接到输入端，需要从外部 RC 网络抽取电荷。

电荷守恒： $Q_{total} = Q_{RC} + Q_{sample}$

4.2.2 电压降分析#

采样瞬间，电荷再分配导致电压降：

$\Delta V = \frac{C_{sample}}{C_{ext} + C_{sample}} \times V_{in}$

为使误差 < 0.5LSB： $C_{ext} \ge 2^N \times C_{sample}$

示例：

• N=18，$C_{sample}=20pF$
• $C_{ext} \ge 2^{18} \times 20pF = 5.2\mu F$（实际受时间常数限制，可减小）

4.2.3 采样回灌（Kickback）与外部 RC 的关系#

真实 ADC 输入并不是“理想采样电容”，而是随内部开关切换产生瞬态回灌电荷的动态网络。采样瞬间，外部驱动器看到的是：

• 输入电容突然接入
• 前一采样周期残余电荷重新分配
• 开关注入误差叠加在输入节点

若外部串联电阻过小，运放将直接承受尖峰电流，可能导致：

• 输出振铃
• 建立尾巴延长
• 高次谐波增大
• 多通道切换时的通道串扰增加

若外部并联电容过小，输入节点电压会出现明显下陷；若过大，又会牺牲建立时间并提升驱动器稳定性风险。因此 RC 不是越大越稳，也不是越小越快，而是必须围绕 ADC 输入模型折中。

4.2.4 用波形理解“RC 到底在做什么”#

理论上讲 RC 在处理电荷再分配，实测上看则体现为输入节点与运放输出节点的瞬态波形差异。

情况 A：没有外部 C，只有小串联 R 或直驱

1
运放输出:   ────────┐__/\___/\____┐────────
2
                    ↑  振铃/尖峰   ↑
3

4
ADC输入端:  ────────┘\__/\___/\___┘────────
5
                    ↑ 下陷明显，恢复慢

典型现象：

• 采样边沿处有明显尖峰
• 输入节点下陷深
• 运放输出出现 1~3 次振铃
• FFT 中高次谐波抬升

情况 B：RC 基本合适

1
运放输出:   ─────────┐_/\_┐──────────────
2
                     ↑ 轻微扰动
3

4
ADC输入端:  ─────────┘\__└───────────────
5
                     ↑ 小幅下陷，快速恢复

典型现象：

• 输入节点有轻微采样扰动
• 1~2 个采样窗口内恢复
• 运放无持续振铃
• 码型稳定，THD 与噪声较均衡

情况 C：C 过大或 R 过大

1
运放输出:   ────────────────╮
2
                            ╰───────
3

4
ADC输入端:  ───────────╲______________
5
                         ╲
6
                          ╲_____ 恢复过慢

典型现象：

• 看起来“很平滑”，但建立时间不足
• 直流测试可能没问题，动态线性明显变差
• 通道切换后首个采样点误差大
• 高速采样时 ENOB 反而下降

从调试经验讲，最危险的不是明显振铃，而是“看起来很稳，但实际上没建立完”的第三种波形。

4.3.1 基础模型#

采样阶段，电压按指数规律建立：

$V(t) = V_{final} - V_{error} \cdot e^{-t/RC}$

为达到 N 位精度，要求：

$t_{acq} \ge -RC \cdot \ln\left(\frac{1}{2^{N+1}}\right) = RC \cdot (N+1) \cdot \ln(2)$

$t_{settle} \approx 0.693 \cdot (N+1) \cdot RC$

4.3.2 分辨率与建立时间对照表#

4.3.3 实际设计示例#

对于 18 位、1MSPS SAR ADC 系统：

• 已知条件：

  • 采样率：1MSPS
  • 采集时间：500ns（占空比 50%）
  • 要求建立：18 位精度

• 计算：

  • 需要τ数：12.5
  • 最大允许 RC：500ns / 12.5 = 40ns
  • 若 R = 100Ω，则 C ≤ 400pF

4.3.4 多通道扫描时的波形陷阱#

单通道静态输入下，很多 RC 设计看起来都“能工作”；一旦进入多通道扫描，问题会立刻暴露。

设前一个通道为 4.5V，当前通道为 0.5V，则采样电容必须在一个采样窗口内完成大步进切换。若 RC 过大，当前通道会残留上一个通道的记忆。

1
真实输入:      ─────4.5V─────|────0.5V─────
2

3
ADC输入节点:   ─────4.5V─────|──\____
4
                              \   \___  未完全到 0.5V
5

6
数字输出:      ───────────────|──1.2V,0.8V,0.56V...

这类问题的典型症状：

• 同一通道在单独采样时精度很好
• 进入扫描模式后相邻通道互相“拖影”
• 采样顺序改变，测量结果也跟着变

因此，RC 建立时间验证必须基于最大步进输入而不是小信号正弦。

4.3.5 0.5LSB 建立要求在工程上的真实含义#

理论上的 0.5LSB 建立，意味着在采样窗结束时残余误差必须落到量化不可分辨范围内：

1
目标值:         ────────────────────────
2
允许误差带:     ======== ±0.5LSB ========
3

4
实际建立:       ───────╮
5
                      ╰──╮
6
                         ╰─╮
7
                            ╰────

对于高分辨率系统，哪怕波形看上去“几乎贴上去了”，也未必满足要求。示波器肉眼看不到的那一点尾巴，可能正对应数个 LSB 的误差。

4.4.1 多目标优化框架#

必须在以下之间平衡：

1
        ┌──────────────┐
2
        │   RC 设计     │
3
        └──────┬───────┘
4
     ┌─────────┼─────────┐
5
     ↓         ↓         ↓
6
  带宽限制   噪声性能   建立时间
7
     ↓         ↓         ↓
8
  抗混叠    信噪比    采样精度

4.4.2 推荐设计流程#

1. 确定带宽需求 → 计算最大 R
2. 确定噪声预算 → 验证 R 选择
3. 确定建立时间 → 计算最小 C
4. 验证稳定性 → 仿真确认

4.4.2.1 一个实用的首版 RC 估算方法#

对于 SAR ADC 前端，首版值通常可以按下面的方法快速起步：

1. 根据数据手册或经验，先取串联电阻 $R = 10\Omega \sim 49.9\Omega$
2. 用采样时间与目标分辨率反推允许时间常数
3. 再据此求外部电容 $C$
4. 最后检查截止频率是否远高于信号带宽

例如：

• 目标：18 位，$t_{acq}=400ns$
• 所需：$12.5\tau \le 400ns$
• 则：$\tau \le 32ns$
• 取：$R=22\Omega$
• 得：$C \le 1.45nF$

此时可先从 22Ω + 820pF 或 22Ω + 1nF 起步，再根据稳定性与 FFT 结果微调。

4.4.3 资深模拟工程师的 RC 设计顺序#

在工程实践中，推荐按以下顺序做，而不是先拍脑袋定一个“常见值”：

1. 先读 ADC 数据手册，确认输入是 SAR 采样电容、Σ-Δ 调制器还是伪差分开关网络
2. 从采样建立时间或信号带宽反推 RC 上下限
3. 从运放稳定性出发给串联电阻设置下限
4. 再从噪声预算给并联电容设置下限
5. 最后检查正负端、参考端是否实现动态匹配

错误顺序通常是：

• 先照抄评估板数值
• 再换运放
• 最后发现建立时间不够或噪声超标

这类问题在原理图评审时往往不明显，但量产调试时会非常痛苦。

4.4.4 R 太大、C 太大、R 太小、C 太小，各会发生什么#

这四种情况里，C 太大 最容易误导工程师，因为示波器画面看起来最“好看”。

4.5.1 数学分析#

设两侧传递函数： $H_1(j\omega) = \frac{1}{1 + j\omega R_1C_1}$ $H_2(j\omega) = \frac{1}{1 + j\omega R_2C_2}$

若 $H_1 \neq H_2$，则差分输出： $V_{diff} = H_1V^+ - H_2V^-$

展开后出现额外差模分量： $V_{diff} = \frac{V^+ - V^-}{2} \cdot (H_1 + H_2) + \frac{V^+ + V^-}{2} \cdot (H_1 - H_2)$

第二项即为共模转差模误差。

4.5.2 容差影响量化#

4.5.3 设计建议#

• 电阻：选用 0.1% 或更高精度
• 电容：选用 C0G/NP0 材质，容差 ≤ 1%
• 布局：差分对严格对称

4.5.4 失配在波形上的直接表现#

当两路 RC 不一致时，最先恶化的通常不是直流误差，而是动态采样边沿：

1
AIN+ :   ───────╲___/────────╲___/──────
2
AIN- :   ────────╲__/─────────╲__/─────
3
                 ↑            ↑
4
               恢复速度不同，形成瞬态差模

在差分探头或双通道叠加观察下，常能看到：

• 一路先恢复、一路后恢复
• 输入共模变化时，差模波形突然出现尖脉冲
• 高频 CMRR 比低频差很多

如果系统在低频静态测试正常，但高频扫幅时失真异常，优先检查两路 RC 与寄生是否对称。

4.6.1 单端加 RC、负端直连参考的风险#

常见错误结构：

1
Signal ─ R ─┬─ AIN+
2
            C
3
            │
4
           GND
5

6
VREF_AIN ───────── AIN-

这种接法的问题在于：

• 正端存在极点，负端没有极点
• 正端源阻抗被抬高，负端源阻抗接近 0
• 采样瞬间两路建立轨迹完全不同

结果是原本应被视为共模的参考波动，在动态采样时被转换成差模误差。

4.6.2 更合理的伪差分 RC 结构#

更合理的实现应为：

1
Signal ─ R ─┬─ AIN+
2
            C
3
            │
4
           GND/VCM
5

6
RefBuf ─ R ─┬─ AIN-
7
            C
8
            │
9
           GND/VCM

并满足下列关系：

$R_{AIN+} \approx R_{AIN-}$ $C_{AIN+} \approx C_{AIN-}$ $\tau_+ \approx \tau_-$

4.6.3 什么时候可以不完全对称#

只有在以下条件同时满足时，才可以接受有限不对称：

• ADC 输入阻抗高且采样动态温和
• 分辨率要求不高（一般 ≤14~16 位）
• 信号带宽低
• 参考端由低噪声缓冲器直接驱动且走线极短

否则，不建议为了省料而放弃负端配平。

4.7.1 参考端不是直流节点，而是动态负载节点#

ADC 参考引脚在转换过程中会抽取瞬态电荷，因此其外部网络必须同时满足：

• 低交流阻抗
• 足够近的去耦
• 小回路面积
• 与基准缓冲器稳定性兼容

如果参考端去耦不足，会出现：

• 满量程转换码抖动增大
• THD/SFDR 恶化
• 码型相关误差（code dependent error）

4.7.2 参考端 RC/去耦建议#

常见做法：

• 基准源输出端串联 1Ω~10Ω 小电阻
• ADC 参考脚就近放置 100nF + 1μF + 10μF 去耦组合
• 若手册推荐，使用缓冲器专门驱动参考输入

这部分虽然不在“信号 RC”里，但从系统角度看，它与采样线性直接相关，不能与主信号链割裂分析。

4.7.3 参考端波形应怎么看#

参考端是否健康，不能只看万用表读数，最好在满量程动态输入下观察参考脚波形：

1
理想参考端:   ─────────────────────────
2

3
较差参考端:   ──────╲_╱────╲_╱────╲_╱──
4
                   ↑      ↑
5
                每次转换都在抽动

如果参考端在转换时出现周期性抽动，往往意味着：

• 去耦距离太远
• 缓冲器驱动能力不足
• 串联电阻过大
• 地回流路径不理想

这类问题最终会表现为满量程线性下降、THD 恶化或码宽不均匀。

5.1.1 基础模型#

设电阻标称值为R，失配为 $\epsilon$： $R_1 = R(1+\epsilon_1), \quad R_2 = R(1+\epsilon_2)$ $R_3 = R(1+\epsilon_3), \quad R_4 = R(1+\epsilon_4)$

共模增益近似为： $A_{cm} \approx \frac{\epsilon_1 - \epsilon_2 + \epsilon_3 - \epsilon_4}{4}$

5.1.2 最坏情况分析#

若所有 $\epsilon$ 同向： $A_{cm,max} \approx \epsilon_{max}$

5.2.1 容差与 CMRR 对照#

5.3.1 寄生电容模型#

考虑寄生电容 $C_p$： $Z_C = \frac{1}{j\omega C_p}$

不匹配导致： $CMRR(f) = CMRR_{DC} - 20\log_{10}\left(\sqrt{1 + \left(\frac{f}{f_p}\right)^2}\right)$ 其中 $f_p$ 为寄生极点频率。

5.3.2 典型频率响应曲线#

1
CMRR (dB)
2
   80 │─────────
3
      │         ╲
4
   60 │          ╲
5
      │           ╲
6
   40 │            ╲────
7
      │                  ╲
8
   20 │                   ╲
9
      └───────────────────────→ f (Hz)
10
         1k   10k  100k  1M

5.3.3 高频 CMRR 恶化机制#

5.4.1 寄生参数典型值#

5.4.2 不对称效应#

这些寄生导致：

1
理想对称系统                   实际不对称系统
2
    ┌───┐                         ┌───┐
3
    │ + │─────┐               ┌───│ + │─────┐
4
    └───┘     │               │   └───┘     │
5
              │       →       │   +Cp1      │
6
    ┌───┐     │               │   ┌───┐     │
7
    │ - │─────┘               └───│ - │─────┘
8
    └───┘                         └───┘
9
                                  +Cp2

若 $Cp1 \neq Cp2$ → CMRR 下降

5.4.3 设计准则#

• 差分走线长度差 ≤ 5mil
• 过孔数量保持一致
• 参考平面完整无分割
• 对称放置去耦电容

6.1.1 基础公式#

$V_n^2 = 4kTRB$

其中：

• $k$：玻尔兹曼常数 ($1.38\times10^{-23}$ J/K)
• $T$：绝对温度 (K)
• $R$：电阻值 (Ω)
• $B$：带宽 (Hz)

6.1.2 室温简化计算#

在 $T=300K$ 时： $V_n = \sqrt{4kTRB} \approx 0.13\sqrt{R \cdot B} \quad (\mu V)$

6.1.3 电阻噪声对照表#

6.2.1 噪声带宽定义#

对于一阶低通滤波器： $BW_{noise} = \frac{\pi}{2} \cdot f_c \approx 1.57 \cdot f_c$

6.2.2 多级滤波效果#

6.3.1 噪声优化策略#

总噪声 = √(放大器噪声² + 电阻噪声² + ADC 量化噪声²)

优化方向：

• 选择低噪声放大器 ($e_n < 5nV/\sqrt{Hz}$)
• 限制信号带宽（仅保留必要频率成分）
• 使用精密电阻（降低 1/f 噪声）
• 优化 RC 值平衡噪声与建立时间

7.3.1 局部去耦网络#

1
VCC ──┬── 10μF ──┬── 0.1μF ──┬── 0.01μF ──→ IC
2
      │          │           │
3
     GND        GND         GND

布局原则：

• 最小化去耦回路电感
• 高频电容靠近电源引脚（<2mm）
• 多个电容并联覆盖不同频段

7.3.2 电源滤波#

8.1.1 走线电容#

$C_{trace} = \frac{\epsilon_0 \epsilon_r \cdot A}{d}$

典型值：1-3 pF/cm（FR-4 材料）

8.1.2 走线电感#

$L_{trace} \approx 5-10 nH/cm$

影响：与电容形成谐振，可能导致振荡。

8.1.3 互感耦合#

$V_{induced} = M \frac{dI}{dt}$

降低方法：

• 增大走线间距
• 使用地平面隔离
• 敏感信号垂直交叉

8.2.1 核心原则#

1. 等长：长度差 < 5mil
2. 等距：间距恒定，控制差分阻抗
3. 等负载：两侧寄生电容匹配
4. 对称过孔：数量和位置对称

8.2.2 差分阻抗控制#

对于微带线结构： $Z_{diff} = 2Z_0 \left(1 - 0.48 e^{-0.96\frac{s}{h}}\right)$

其中：

• $Z_0$：单端特性阻抗
• $s$：走线间距
• $h$：介质厚度

8.3.1 设计原则#

8.3.2 模拟地与数字地分割#

现代高精度 ADC 通常建议：

• 单点连接：在 ADC 下方或通过磁珠连接
• 保持完整平面：优于分割平面（避免缝隙辐射）
• 注意回流路径：数字信号回流不穿过模拟区域

9.3.1 参数计算#

• 采集时间：$t_{acq} = 500ns$（50% 占空比）
• 所需 τ 数：12.5（18 位）
• 最大 RC：$RC_{max} = 500ns / 12.5 = 40ns$

9.3.2 选择 R 与 C#

• 选择 R = 25Ω（低噪声、低阻抗）
• 计算 C：$C = RC_{max} / R = 40ns / 25Ω = 1.6nF$
• 选择 C = 1.5nF，C0G/NP0，1%

9.3.3 验证噪声#

• RC 带宽：$f_{-3dB} = 1/(2\pi \times 25Ω \times 1.5nF) = 4.24MHz$
• 电阻热噪声：$V_n = \sqrt{4kTR \times 1.57 \times BW} \approx 5.7\mu V$
• 放大器噪声：$e_n = 3.9nV/\sqrt{Hz}$，贡献 ~8μV
• ADC 噪声：~50μV（数据手册）
• 总噪声：~51μV，满足 18 位要求（~76μV）

10.1.1 输入结构#

SAR ADC 输入通常为开关电容结构，采样瞬间产生电流脉冲。

等效模型：

1
      ┌─────────────┐
2
      │             │
3
Vin ──┤  采样开关   ├─── C_sample (20-100pF)
4
      │             │
5
      └─────────────┘

10.1.2 驱动要求#

10.2.1 输入结构#

Σ-Δ ADC 输入为连续采样，输入电流近似恒定。

等效模型：

1
      ┌─────────────────┐
2
      │                 │
3
Vin ──┤  调制器输入级   │─── 恒定电流负载
4
      │                 │
5
      └─────────────────┘

10.2.2 驱动要求#