1.1.1 原理奠基期（1940s-1960s）#

核心贡献是建立ADC的基础理论体系与原型实现：1940年代贝尔实验室提出脉冲编码调制（PCM）理论，首次将逐次逼近算法用于模拟-数字转换；1954年Epsco推出首款商用真空管SAR ADC，实现11位分辨率，但体积庞大、功耗高达500W；同期奈奎斯特采样定理确立，明确了采样率与信号带宽的基本关系（$f_s \ge 2f_{max}$），为后续ADC设计提供理论准则；1950年代末，Σ-Δ调制的核心概念（过采样与噪声整形）被提出，为高精度ADC设计奠定理论基础。

1.1.2 架构分化期（1970s-1980s）#

BJT与早期CMOS工艺推动ADC向模块化、多架构方向发展：闪存ADC凭借并行比较架构实现纳秒级转换速度，主导雷达、视频等高速领域，但比较器数量随分辨率指数增长（$2^n-1$），功耗与成本居高不下；积分型（双斜率）ADC依托抗干扰优势成为数字万用表的首选，其积分过程可抑制工频干扰；子范围架构（流水线前身）通过分阶段转换实现速度与精度的初步平衡；SAR ADC则凭借中等速度与低功耗，成为数据采集系统的主力，AD574作为该阶段的标杆器件，通过激光修调薄膜电阻DAC实现12位高精度。此阶段确立了”速度-精度-功耗”的三维权衡思路，架构分化适配不同场景需求。

1.1.3 集成革新期（1990s-2010s）#

CMOS工艺的成熟实现了模拟与数字电路的单片集成，推动ADC性能飞跃：Σ-Δ ADC集成数字滤波与抽取模块，解决了早年数字复杂度高的痛点，实现16-24位超高分辨率；SAR ADC采用开关电容DAC替代激光修调电阻，通过高精度光刻实现电容匹配，兼顾精度与成本，功耗降至毫瓦级；流水线ADC加入轨道保持电路与误差校正技术，1.5位/级架构成为标准设计，有效抑制失码；时间交织技术突破单通道速度极限，通过多通道并行采样实现GSPS级采样率，满足高速通信需求。

1.1.4 智能优化期（2010s至今）#

先进工艺与智能算法的融合推动ADC向高集成、低功耗、自适应方向发展：16nm FinFET工艺使SAR ADC功耗降低50%，泄漏电流控制在nA级；SAR-流水线、Σ-Δ-SAR等混合架构兼顾多维度性能，如SAR-流水线ADC实现14位分辨率、100 MSPS采样率，同时保持低延迟；片上自适应校准算法实时补偿温度、电压漂移，将INL/DNL控制在0.1 LSB以内；忆阻器融合架构使ADC能耗锐减57.2%；低功耗技术突破使物联网应用的ADC功耗降至μW级，休眠功耗甚至低至nW级。

1.2.1 采样#

采样是将连续时间信号转换为离散时间信号的过程，核心技术要求包括：

• 奈奎斯特采样定理：采样率（$f_s$）需至少为输入信号最高频率（$f_{max}$）的2倍（$f_s \ge 2f_{max}$），否则会出现混叠失真，实际工程中通常取$f_s = 2.56 \sim 4f_{max}$以预留滤波余量；
• 采样保持电路（SHA）：由采样开关、保持电容与缓冲放大器组成，关键参数包括建立时间（$t_{settle}$）、孔径抖动（$t_{jitter}$）、输入带宽（$f_{BW}$）；
• 采样开关优化：采用Bootstrapped开关（自举开关）消除MOS管阈值电压对采样线性度的影响，导通电阻（$R_{on}$）可控制在100Ω以内；
• 孔径抖动影响：时钟抖动会导致采样电压误差，高频信号下误差公式为$\Delta V = 2\pi f_{in} V_{in} t_{jitter}$，需将抖动控制在ps级以保证高精度采样。

1.2.2 量化#

量化是将采样得到的连续电压值映射到离散量化电平的过程，核心数学模型与技术要点包括：

• 量化电平数：由ADC分辨率（$n$）决定，共$2^n$个量化电平，相邻量化电平的间隔为最小有效位（LSB），公式为$LSB = \frac{FSR}{2^n}$（FSR为满量程范围）；
• 量化误差：固有误差，理想情况下误差范围为$[-LSB/2, LSB/2]$，均方根值为$E_{q,rms} = \frac{LSB}{2\sqrt{3}}$，无法通过校准消除，只能通过提升分辨率或过采样抑制；
• 量化类型：分为均匀量化（线性ADC）与非均匀量化（压缩扩展ADC，如A律/μ律PCM），前者适用于工业测量，后者适用于语音通信；
• 过采样量化：Σ-Δ ADC通过过采样率（OSR）提升量化精度，信噪比提升公式为$\Delta SNR = 10\log_{10}(OSR)$，2阶调制器可实现$\Delta SNR = 15\log_{10}(OSR)$。

1.2.3 编码#

编码是将量化后的离散电平转换为二进制代码（或其他数字编码形式）的过程，不同架构的编码方式差异显著：

• SAR ADC：通过逐位比较生成自然二进制码，转换时间为$n$个时钟周期；
• Σ-Δ ADC：先输出1位数字流，再通过数字滤波与抽取编码为高分辨率二进制码，存在滤波器建立延迟；
• 流水线ADC：通过多级级联编码合成最终输出，存在$N$级流水线延迟；
• 编码格式：包括自然二进制码、二进制补码、格雷码，格雷码适用于高速转换场景，可减少码值跳变时的误码率。

2.1.1 核心原理：逐次逼近的物理过程（以10位SAR为例）#

SAR ADC 的转换过程是“位权重逐位判决 + 电荷重分配”的循环，完整步骤如下：

1. 采样阶段（Sample Phase）：
   • CDAC 电容阵列的所有上极板接输入电压 $V_{IN}$，下极板接地（全0状态），电容阵列充电至 $V_{IN}$，总电荷量 $Q_{total} = C_{total} \cdot V_{IN}$；
   • 采样开关断开后，上极板浮空（电荷守恒），进入判决阶段。
2. 逐位判决阶段（Decision Phase）：
   • 最高位（MSB，第9位）判决：将 CDAC 中权重最大的电容（$2^9C$）下极板接参考电压 $V_{REF}$，其余仍接地，此时上极板电压为 $V_{top} = V_{IN} - \frac{2^9C}{C_{total}} \cdot V_{REF}$；
   • 比较器判决 $V_{top}$ 与地电位：若 $V_{top} > 0$，说明 $V_{IN} > \frac{V_{REF}}{2}$，保留 MSB 为1；若 $V_{top} < 0$，说明 $V_{IN} < \frac{V_{REF}}{2}$，将该电容下极板切回地，MSB 置0；
   • 次高位（第8位）判决：对权重为 $2^8C$ 的电容重复上述操作，此时判决的是“剩余电压范围的二分位”；
   • 循环至最低位（LSB），最终 CDAC 下极板的开关状态即为数字输出码。

2.1.2 电荷重分配的数学本质#

电荷守恒是 SAR 原理的核心，采样阶段总电荷： $Q_{sample} = V_{IN} \cdot \sum_{i=0}^{N-1} C_i = V_{IN} \cdot C_{total}$ 判决阶段，若第 $k$ 位被置1，对应电容 $C_k$ 下极板接 $V_{REF}$，总电荷满足： $Q_{decision} = V_{top} \cdot C_{total} + V_{REF} \cdot \sum_{k \in 1} C_k$ 由电荷守恒 $Q_{sample} = Q_{decision}$，推导得： $V_{top} = V_{IN} - V_{REF} \cdot \frac{\sum_{k \in 1} C_k}{C_{total}}$ 当所有位判决完成，$V_{top} \approx 0$（量化误差范围内），因此： $V_{IN} \approx V_{REF} \cdot \frac{\sum_{k \in 1} C_k}{C_{total}} = V_{REF} \cdot \frac{D}{2^N}$ 其中 $D$ 为数字输出码（十进制），$N$ 为分辨率，这是 SAR ADC 电压-数字转换的核心数学关系。

2.1.3 关键电路模块的原理细节#

• 动态锁存比较器：无静态偏置电流，仅在判决瞬间消耗功耗。原理是“正反馈再生”——输入差分电压经预放大级后，送入交叉耦合的反相器对，反相器对的正反馈使微小差分电压迅速放大至电源/地电平，完成判决，判决时间典型值1~10ns；
• 单调电容阵列（Monotonic DAC）：传统二进制加权阵列的电容值为 $C, 2C, 4C,..., 2^{N-1}C$，单调阵列改为 $C, C, 2C, 4C,..., 2^{N-2}C$，总电容从 $(2^N-1)C$ 降至 $(2^N-2)C$，且开关操作仅需“从MSB到LSB依次置1”，避免二进制阵列的“多次翻转”，降低电荷注入误差。

2.2.1 核心原理：1阶Σ-Δ调制器的时域工作机制#

1阶Σ-Δ调制器是理解其原理的基础，结构为“积分器 + 1位量化器（比较器） + 1位DAC + 减法器”，闭环工作流程：

1. 输入信号与反馈信号相减：减法器输出 $e(n) = V_{IN}(n) - V_{DAC}(n)$，其中 $V_{DAC}(n)$ 是1位DAC的输出（仅为 $+V_{REF}$ 或 $-V_{REF}$）；
2. 积分器累积误差：积分器对 $e(n)$ 进行离散时间积分，输出 $V_{INT}(n) = V_{INT}(n-1) + e(n) \cdot T_s / RC$（$T_s$ 为采样周期）；
3. 量化器判决：比较器将 $V_{INT}(n)$ 与地比较，输出1位数字码 $b(n)$（1对应 $+V_{REF}$，0对应 $-V_{REF}$）；
4. 反馈闭环：$b(n)$ 经1位DAC转换为 $V_{DAC}(n)$，再次送入减法器，形成负反馈。

其核心逻辑是：积分器会“累积输入信号与反馈信号的误差”，迫使反馈信号的平均值逼近输入信号，而量化噪声被积分器“整形”到高频。

2.2.2 噪声整形的数学推导（z域模型）#

将Σ-Δ调制器建模为z域线性系统：

• 信号传递函数（STF）：输入信号到输出的传递函数，$STF(z) = \frac{Y(z)}{X(z)} = z^{-1}$（1阶调制器）；
• 噪声传递函数（NTF）：量化噪声到输出的传递函数，$NTF(z) = \frac{Y(z)}{E(z)} = 1 - z^{-1}$； 其中 $X(z)$ 为输入信号z变换，$Y(z)$ 为输出码流z变换，$E(z)$ 为量化噪声z变换。

输出码流的z域表达式为： $Y(z) = STF(z) \cdot X(z) + NTF(z) \cdot E(z) = z^{-1}X(z) + (1 - z^{-1})E(z)$ 将 $z = e^{j2\pi fT_s}$ 代入NTF，得频域特性： $|NTF(f)| = |1 - e^{-j2\pi fT_s}| = 2\sin(\pi fT_s) \approx 2\pi fT_s \quad (f \ll f_s/2)$ 可见：

• 低频段（信号带宽内）：$|NTF(f)| \approx 0$，量化噪声被压制；
• 高频段：$|NTF(f)|$ 随频率增大而增大，量化噪声被推至高频（噪声整形）。

2.2.3 过采样率与信噪比的定量关系#

过采样率 $OSR = f_s/(2f_{BW})$（$f_{BW}$ 为信号带宽），量化噪声的总功率为 $P_{quant} = (V_{LSB})^2/12$，经噪声整形后，带内噪声功率为： $P_{quant,in-band} = P_{quant} \cdot \frac{1}{OSR^{2L+1}} \cdot \frac{\pi^{2L}}{2L+1}$ 其中 $L$ 为调制器阶数，由此推导信噪比（SNR）提升公式： $SNR = 6.02N + 1.76 + 10\log_{10}(OSR^{2L+1}) \quad (dB)$ 以2阶调制器（$L=2$）、OSR=256为例： $SNR提升 = 10\log_{10}(256^5) = 10 \times 5 \times \log_{10}(256) \approx 120dB$ 这意味着即使1位量化器（理论SNR≈6dB），经2阶调制+OSR=256后，SNR可提升至126dB，等效20位以上分辨率。

2.2.4 多比特Σ-Δ的核心改进原理#

1阶1比特Σ-Δ存在“空闲音”和低SNR问题，多比特Σ-Δ将量化器扩展为M位（M=3~5），核心改进：

• 量化台阶从 $2V_{REF}$ 降至 $2V_{REF}/2^M$，量化噪声功率降低 $2^{2M}$ 倍；
• 引入动态元件匹配（DEM）：将多比特DAC的电容/电阻单元随机化选择，原理是“将元件失配的确定性误差转换为随机噪声”，例如数据加权平均（DWA）算法，按输出码的权重循环选择DAC单元，使失配误差的功率谱均匀分布在整个采样带宽，带内误差被大幅压制。

2.3.1 核心原理：1.5位单级Pipeline的完整工作流程#

1.5位是Pipeline最经典的单级设计，其量化范围为 $[-V_{REF}, +V_{REF}]$，判决阈值为 $\pm V_{REF}/4$，完整工作分为4个阶段：

1. 采样阶段：SHA采样输入电压 $V_{IN}$，并将其传递至子ADC和MDAC；
2. 子ADC量化：1.5位Flash子ADC对 $V_{IN}$ 判决，输出2位数字码（$D_1D_0$），对应4种状态：
   • $D_1D_0=00$：$V_{IN} < -V_{REF}/4$；
   • $D_1D_0=01$：$-V_{REF}/4 ≤ V_{IN} ≤ +V_{REF}/4$；
   • $D_1D_0=10$：$V_{IN} > +V_{REF}/4$；
3. 残差生成：1.5位DAC根据子ADC输出，生成补偿电压 $V_{DAC}$（$+V_{REF}/2、0、-V_{REF}/2$），MDAC的减法器计算残差电压 $V_{res} = V_{IN} - V_{DAC}$；
4. 残差放大与传递：MDAC的运放将 $V_{res}$ 放大2倍（固定增益），输出 $V_{out} = 2 \cdot V_{res}$，传递至下一级作为输入。

2.3.2 数字校正的核心数学原理#

单级1.5位的量化存在“冗余位”，这是数字校正的基础。以12位Pipeline（8级1.5位）为例，每级输出2位，总输出16位，其中4位为冗余位，数字校正的核心是：

1. 每级的残差放大增益为2，因此第k级的输出对最终结果的权重为 $2^{-(k-1)}$；
2. 数字校正逻辑将所有级的输出按权重叠加，并消除冗余位，最终输出12位有效码： $D_{total} = \sum_{k=1}^{8} D_k \cdot 2^{-(k-1)} - D_{offset}$ 其中 $D_k$ 为第k级的2位输出，$D_{offset}$ 为冗余位补偿值。

冗余位的关键作用是：允许单级的量化误差（如比较器失调）被下一级“覆盖”，无需高精度模拟电路，仅需数字逻辑即可校正，这是Pipeline ADC 兼顾速度与精度的核心。

2.3.3 MDAC的核心电路原理#

MDAC（Multiplying DAC）是Pipeline的核心模块，兼具“数模转换”“减法”“放大”三大功能，原理如下：

• 电路结构：由采样电容、反馈电容、运算放大器组成的开关电容电路；
• 采样阶段：采样电容充电至输入电压 $V_{IN}$，反馈电容放电至0；
• 放大阶段：采样电容与反馈电容串联，运放工作在负反馈状态，闭环增益由电容比值决定（$A = C_{sample}/C_{feedback}$），典型增益为2；
• 乘法特性：增益随反馈电容的电压（DAC输出）变化，因此称为“乘性DAC”，其线性度直接决定Pipeline的INL/DNL。

（1）量化台阶（VLSB）#

• 变量说明：
  • $V_{LSB}$：量化台阶（单位：V）；
  • $V_{FSR}$：ADC的满量程输入电压范围（单位：V）；
  • $N$：ADC的标称分辨率（单位：bit）；
  • 近似条件：当$N≥8$时，$2^N - 1 ≈ 2^N$，误差可忽略。

（2）量化误差（峰值/均方根）#

• 变量说明：
  • $E_{quant,peak}$：量化误差峰值（单位：V）；
  • $E_{quant,RMS}$：量化误差均方根值（单位：V）；
  • 说明：理想ADC的量化误差峰值为半个量化台阶，是ADC的固有误差，无法完全消除。

（1）奈奎斯特采样定理#

• 变量说明：
  • $f_s$：采样率（单位：Hz）；
  • $f_{signal,max}$：模拟输入信号的最高频率（单位：Hz）；
  • 说明：若不满足该条件，会出现混叠失真，导致数字信号无法还原原始模拟信号。

（2）过采样率（OSR）与分辨率提升#

• 变量说明：
  • $\Delta N$：分辨率提升量（单位：bit）；
  • $OSR$：过采样率（无单位）；
  • $N_{effective}$：提升后的有效分辨率（单位：bit）；
  • $N_{nominal}$：标称分辨率（单位：bit）；
  • 说明：ΔΣ ADC中，OSR每提升4倍，有效分辨率约增加1位。

（1）理想SNR（无失真）#

• 变量说明：
  • $SNR_{ideal}$：理想信噪比（单位：dB）；
  • $N$：ADC的标称分辨率（单位：bit）；
  • 修正：双极性信号需额外加0.17dB，即$SNR_{ideal}=6.02N+1.93$（单位：dB）。

（2）有效位数（ENOB）#

• 变量说明：
  • $ENOB$：有效位数（单位：bit）；
  • $SNR_{actual}$：实际测量得到的ADC信噪比（单位：dB）；
  • 扩展：含失真场景（THD+N）下，使用$ENOB = \frac{(SNDR - 1.76)}{6.02}$（SNDR为信纳比，单位：dB）。

（3）总谐波失真（THD）#

• 变量说明：
  • $THD$：总谐波失真（单位：dB）；
  • $P_1$：基波功率（单位：W/ mW）；
  • $P_2/P_3$：2/3次谐波功率（单位：W/ mW）；
  • n取≤10次谐波（工程常用）。

（4）共模抑制比（CMRR）#

• 变量说明：
  • $CMRR$：共模抑制比（单位：dB）；
  • $V_{cm}$：输入共模电压（单位：V）；
  • $V_{out,cm}$：共模电压导致的输出偏差（单位：V）。

（1）失调误差修正#

• 变量说明：
  • $V_{corrected}$：校准后电压值（单位：V）；
  • $V_{raw}$：ADC原始输出值（单位：V）；
  • $V_{offset}$：零输入时的实测输出值（单位：V）。

（2）增益误差修正#

• 变量说明：
  • $V_{FSR,ideal}$：理想满量程电压（单位：V）；
  • $V_{FSR,actual}$：满量程输入时的实测输出值（单位：V）。